利用0和π约瑟夫逊结的高密度超导逻辑电路
摘要：超导电子学（SCE）是一种快速且功耗高效的技术，具有超越传统CMOS电子学缩放限制的巨大潜力。然而，SCE目前面临的主要挑战是其整合级别，其落后于CMOS电路数个数量级。在本研究中，我们创新并模拟了一种基于0和π Josephson结的相移原理的新型逻辑家族。快速相位逻辑（FPL）通过结合半流量逻辑和相位逻辑，消除了大电感环和分流电阻的需要。因此，Josephson结（JJ）的面积仅限制了集成密度。使用这种范式设计的单元速度快，时钟到Q延迟约为4ps，同时保持50％以上的参数余量。这种逻辑功耗高效，并且至少可以在SCE芯片中增加100倍的集成程度。
作者：Sasan Razmkhah and Massoud Pedram
论文ID：2308.12474
分类：Superconductivity
分类简称：cond-mat.supr-con
提交时间：2023-08-25