超导脉冲保持逻辑与Josephson-SRAM
摘要：超导数字脉冲保持逻辑(PCL)和Josephson SRAM(JSRAM)内存相结合，能够实现比领先节点CMOS高100倍的能量效率可扩展电路。电路设计支持高吞吐量和低延迟，当在拥有1000μA/μm²高致密电流的 Josephson 结的先进制造工艺堆中实现时。脉冲保持逻辑每个输入产生一个单量子通量输出，包括一个具有三个输入和三个输出的门，产生逻辑或3、多数3和与3。使用双轨数据编码的门宏电路消除了反相延迟，并实现了所有标准逻辑功能的高效实现。使用70个 Josephson 结的全加器具有5ps的进位延迟，相当于30GHz的有效逻辑级数为12级。Josephson SRAM内存使用单量子通量信号在整个活动阵列中实现与逻辑相同的时钟速率的吞吐量。单元细胞具有8个 Josephson 结，信号传播延迟为1ps，占地面积为2μm²。预计 JSRAM 的密度为4 MB/cm²，而脉冲保持逻辑的计算密度与领先节点 CMOS 相当，考虑了功率密度和时钟频率。
作者：Quentin Herr, Trent Josephsen, and Anna Herr
论文ID：2303.16801
分类：Applied Physics
分类简称：physics.app-ph
提交时间：2023-05-17