FPGA合成三值存储器-CMOS译码器
摘要：通过设计实现一个三进制1-3行解码器和一个三进制2-9行解码器来编程七段LED显示器：基于脉动（SPICE）模拟器在50纳米工艺下进行模拟，并使用在Quartus II中设计的三进制忆阻器模型，将解码器综合到Altera Cyclone IV域可编程门阵列（FPGA）开发板上。我们将硬件结果与二进制编码十进制（BCD）到七段显示解码器进行比较，并展示了我们的忆阻器-CMOS方法在最大可综合频率293.77MHz时将总IO功耗降低了大约6倍。尽管速度约为原生BCD到七段解码器的一半，但典型微显示设备的相对较慢刷新率表明这是可接受的一种权衡，有利于数据密度超过速度。
作者：Xiaoyuan Wang, Zhiru Wu, Pengfei Zhou, Herbert H.C. Iu, Jason K. Eshraghian, and Sung Mo Kang
论文ID：2104.10297
分类：Emerging Technologies
分类简称：cs.ET
提交时间：2021-04-22