非常大规模串扰电路设计的逻辑简化方法
摘要：交叉干扰计算通过纳米金属线的工程干扰，为与CMOS同时存在提供了新的扩缩视角。通过电容操作和创新的电路设计，不仅可以实现原始门电路，还可以实现带来巨大增益的自定义逻辑单元，如加法器、减法器。我们的模拟显示，在16nm的CMOS自定义设计中，与CMOS相比，密度提高了5倍以上，功耗提高了2倍以上。本文介绍了交叉干扰电路设计和利用现有EDA工具流进行大规模电路合成的关键方法。我们建议通过添加两个额外的步骤来操纵CMOS合成流程：通过逻辑简化和交叉干扰门映射，将门级网表转换为交叉干扰友好型网表，并包含自定义单元库进行自动布局和布局。我们的逻辑简化方法首先将Cadence生成的结构化网表转换为布尔表达式，然后使用多数综合工具获取多数函数，进一步用于简化交叉干扰友好的实现的函数。我们将我们的逻辑简化方法与CMOS和多数逻辑为基础的方法进行了比较。交叉干扰电路与通常应用于量子细胞自动机技术的多数综合具有一些相似之处。然而，我们的研究表明，通过紧密遵循交叉干扰的核心电路设计，可以实现大部分优势。在最好的情况下，我们的方法显示MCNC基准中相对于多数综合的密度改善达到了36\%。
作者：Md Arif Iqbal, Naveen Kumar Macha, Bhavana Tejaswini Repalle, Mostafizur Rahman
论文ID：1904.03294
分类：Emerging Technologies
分类简称：cs.ET
提交时间：2019-04-09