高性能计算SoC的完整DFM模型与保护环和虚拟填充效应
摘要：通过进一步的应变工程来增强器件性能，纳米技术中的半导体器件大大缩小，整体器件特性不再仅仅由器件尺寸决定，而且还受到电路布局的影响。更高阶的布局效应，如孔附近效应（WPE），氧化物间距效应（OSE）和多晶间距效应（PSE），对器件性能起着重要作用，因此了解不同布局拓扑对整体电路性能的制造可行性（DFM）影响至关重要。目前，布局效应（WPE、OSE和PSE）通过数字标准单元和模拟差分对测试结构进行验证。然而，两个模拟布局结构：护环和填充物影响尚未得到很好的研究。因此，本文描述了当前镜像测试电路，以及使用TSMC 28nm HPM工艺来检查护环和填充物的制造可行性（DFM）影响。
作者：Chun-Chen Liu, Oscar Lau, Jason Y. Du
论文ID：1701.00460
分类：Emerging Technologies
分类简称：cs.ET
提交时间：2017-01-03