网络片上优化核心、缓存和内存控制器的位置
摘要：并行编程迅速发展，密集应用需要更多资源，因此对芯片上多处理器的需求很大。除了寄存器之外，访问核心旁边的L1缓存是最快的，但由于设计、成本和技术限制，私有缓存的大小不能增加。然后使用拆分的I-cache和D-cache与共享的LLC（最后一级缓存）。对于统一的共享LLC，总线接口并不可扩展，分布式共享LLC（DSLLC）似乎是一个更好的选择。大多数论文假设在片上网络中的每个核心旁边都有一个分布式共享LLC。然而，我们将展示这种设计忽视了片上网络中的流量拥堵的影响。事实上，我们的工作侧重于核心、DSLLC甚至内存控制器的最佳放置，以在固定核心数和总缓存容量的网状片上网络中，基于流量负载来最小化预期延迟。我们尝试进行一些分析建模，导出预期成本函数，然后优化片上网络通信的平均延迟。这项工作应该使用在CSIM模拟器上运行的一些流量模式进行验证。
作者：Diman Zad Tootaghaj and Farshid Farhat
论文ID：1607.04298
分类：Performance
分类简称：cs.PF
提交时间：2016-09-27