利用子20纳米CMOS的挑战实现可负担的技术扩展
摘要：CMOS尺寸缩放长达40年，在成本和功能方面得以推动。然而，在20纳米以下节点，严重的光刻和材料限制挑战了廉价CMOS缩放的基本前提。仅仅继续共同优化叶片电路和布局设计与工艺技术，并不能使我们利用20纳米以下CMOS的挑战。为了实现可负担得起的缩放，有必要克服20纳米以下技术的障碍并利用其功能。为此，我们提出将设计技术共同优化（DTCO）的范围扩大，更加全面地包括微架构设计和CAD，以及电路、布局和工艺技术。将这种全面的DTCO应用于系统芯片中最重要的模块——嵌入式存储器，我们可以合成更智能、更高效的嵌入式存储器模块，以满足应用的需求。 为了评估所提出的全面的DTCO过程的有效性，我们在最先进的IBM 14SOI工艺下进行了几个设计实验的设计、制造和测试。在测试中，DTCO的叶片电池、标准电池和SRAM位电池表现出很强的稳定性，但未能满足节点到节点的面积缩放要求。当将全面的DTCO应用于广泛使用的并行访问SRAM子模块时，与使用编译的SRAM块和标准电池的传统实现相比，其面积消耗减少了25%，每瓦性能提高了50%。为了将全面的DTCO的优势扩展到SoCs中的其他嵌入式存储密集子模块，我们开发了一个便于定制的智能存储器合成框架（SMSF）。我们认为这种方法对于建立一条可负担得起的20纳米以下缩放路径是重要的。
作者：Kaushik Vaidyanathan
论文ID：1509.00885
分类：Emerging Technologies
分类简称：cs.ET
提交时间：2015-09-04