可逆迭代逻辑阵列的测试性。
摘要：可迭代逻辑阵列（ILAs）作为VLSI子系统非常理想，因为它们具有规则的结构，与可编程门阵列（FPGAs）非常相似。可逆电路在设计超低功耗电路时具有重要意义，其中高复位频率引起的能量损失并不被考虑。可逆性对于量子计算是必要的。本文研究了由可逆k-CNOT门组成的可逆迭代逻辑阵列（ILAs）的可测试性。对于某些ILAs，可以找到一个测试集，其大小与ILAs的大小无关，而对于其他ILAs，其大小随阵列大小而变化。前一种类型的ILAs被称为常数可测试的（C-Testable）。已经证明，可逆逻辑阵列是C-Testable的，测试集的大小等于单元格真值表中的条目数，这意味着可逆ILAs也是最优测试的（O-Testable）。统一可测试性（U-Testability）已被定义，并且可将可逆异构ILAs描述为U-Testable。已经证明，测试生成问题与从单元格真值表中导出的一组图的某些周期性质有关。通过对这些周期的精确分析，提出了一种高效的测试生成技术，可以轻松转换为ATPG程序，适用于1D和2D ILAs。相同的算法也可以轻松扩展为n维可逆ILAs。
作者：Avik Chakraborty
论文ID：0805.1293
分类：Other Computer Science
分类简称：cs.OH
提交时间：2020-02-25