摘要：并行性和时序控制：数字硬件从C类语言中合成的许多技术已被提出，但没有一种像Verilog或VHDL一样成功用于寄存器传输级设计。本文将研究其中的两个基本挑战：并发性和时序控制。
作者：Stephen A. Edwards
论文ID：0710.4683
分类：Programming Languages
分类简称：cs.PL
提交时间：2011-11-09
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